AMD走出自己的路 小芯片设计如何打造业界最强64核EPYC？

Zen2小芯片架构分析：CPU核心面积大降 IO搭配更灵活

什么是chiplets小芯片设计？业界并没有统一的定义，简单来说这是一种新兴的芯片设计思路，将大芯片化为多个小芯片，每个芯片的功能则比较单一，而且可以搭配不同的工艺，以实现提高性能、增加良率、降低成本的目的。

在7nm Zen2处理器上，AMD实现混合小芯片设计的方式就是将CPU与IO单元分离，分别称为CCD（Core Chiplet Die）、IOD（IO Die），在一代Zen架构中每个CCD单元都是一样的，每颗CCD都包含IO部分，1-4组CCD单元实现了8-32核的并行；而在Zen 2架构中，IO核心被分离了出来，1个IO核心连接所有CPU核心。

而且这个IO核心不需要使用7nm工艺，而是14nm（EPYC霄龙）或者12nm（Ryzen锐龙）工艺，核心面积分别是416mm2、125mm2，里面根据需要集成了不同数量的DDR主控、PCIe主控、IF总线等IO单元。

Zen2架构的CPU剥离了IO单元，变成了纯粹的CPU微内核，再加上7nm工艺相比14nm工艺带来了一倍左右的晶体管密度提升，所以在核心面积上7nm Zen2大幅缩小，单个小芯片面积只有74mm2，整合的L3缓存高达16MB，而Zen一代上一个芯片的面积是213mm2，其中核心部分只占120mm2，其余的都是IO单元的面积，由此可见Zen2架构采用小芯片设计带来的优势极其明显。

那么AMD采用小芯片设计到底有多大的收益呢？我们可以确定的是这种设计的良率会很高。到底有多高？AMD官方没有公布过具体数据，不过第三方分析称8核Zen2的良率达到了93.5%，在台积电7nm 12英寸晶圆上可以生产出749个8核处理器，生产32核心也有187个，成本优势明显。

当然，这样的算法只是用于评估Zen2采用小芯片设计带来的成本优势，真实成本要比纯代工成本高很多，还得算上研发、封装测试成本。但怎么来算，这种设计都赋予AMD在成本控制上极高的灵活性，远非原生大核心可比的。

最后还有一个问题值得关注，那就是延迟，虽然CPU、IO核心分离解决了超多核心的并行问题，但是IO、CPU分离开来也会导致延迟增加，这跟原生多核相比是个劣势。不过AMD在Zen2架构也针对此做了改进，包括IF2总线及缓存上的改进。

作为Zen2处理器CPU、IO及CPU核心之间的总线，IF2代采用了总线频率、内存频率分离式设计，保证可以达到更高频率和尽可能低的延迟，总线速率从前代的10.7GT/s提升到了18GT/s，数据传输更快。

而且每个CCD单元有各自的Infinity Fabric PHY物理层，通过它和I/O Die芯片内的数据总线(Data Fabric)进行高速互连通信——注意，两颗CPU芯片之间没有直接通信，都要经过I/O Die，这样可以保证不同核心、缓存之间的延迟是一致的。

此外，缓存方面也做了改进，一方面Zen2架构的L3缓存翻倍，每个CCX单元配备的L3缓存从8MB翻倍到了16MB，8核处理器是32MB L3缓存，64核的EPYC处理器最多拥有256MB L3缓存，远高于前代及对手产品。

另一方面，Zen2的内存频率也大幅提升，前代EPYC支持的内存频率不过2666MHz（桌面Ryzen为2933MHz），这一代官方数据是服务器和桌面都可以支持3200MHz，但这个数据可能比较保守，据称桌面端可以一键超频到4200MHz，高者可达DDR4-5133Mhz。

还有一点需要强调的是，Zen2率先支持了PCIe 4.0标准，在IO的带宽上也有了长足的提升和保障。

64核EPYC处理器性能碾压式胜利 打破140多项世界纪录

得益于Zen2架构的性能改进及64核128线程的超多核心，第二代霄龙EPYC 处理器一经问世就打破了多项性能世界纪录，官方最新统计显示有140多项记录被64核128线程的EPYC刷新。

AMD打破性能记录的领域设计HPC、浮点运算、整数运算、Java、DB/ERP、能耗、大数据、云计算及渲染等，几乎囊括了每一个需要高性能计算的市场。

64核EPYC处理器的性能不只是AMD官方自吹自擂，许多第三方评测网站也证明了AMD所言不虚——InsideHPC、Serverthehome、TheNextPlatform等专业网站也做了大量EPYC处理器性能测试，结果也显示64核128线程的EPYC处理器在性能上有非常明显的优势，大幅领先对手的28核56线程至强。